Частотный синтез на основе ФАПЧ. Обзор методов синтеза

Поскольку прескалер переключается непосредственно с частотой ГУН, его быстродействие должно быть значительно выше, чем других блоков на рисунке 3.1. Он и получил название прескалера именно потому, что следует сразу после ГУН, понижая его частоту, так что к программируемому делителю M и счётчику A не предъявляются столь высокие требования по быстродействию как к прескалеру, и их можно выполнить по стандартной КМОП-технологии.

Работа делителя с двухмодульным прескалером может быть описана следующим образом:

1. Делитель M делит выходную частоту прескалера в M раз.

2. Счётчик A загружается начальным значением A передним фронтом импульса с выхода делителя M и тактируется входными импульсами этого делителя.

3. Состояние счётчика A уменьшается на единицу с приходом переднего фронта каждого тактирующего сигнала. Когда счётчик достигает состояния «0», то он остаётся в этом состоянии до тех пор, пока следующий сигнал загрузки не установит в нём начальное значение, равное A.

4. Когда состояние счётчика A «ненулевое», то он выдаёт сигнал высокого уровня на своём выходе, и этим уровнем устанавливается коэффициент P+1 в прескалере. При «нулевом» состоянии счётчика уровень на его выходе низкий, и в этом случае прескалер переключается в режим деления на P.

В другом варианте счётчик А может быть и с обычным направлением счёта (up counter), в котором состояния не списываются, а добавляются. В этом случае импульс Reset устанавливает счётчик в состояние «0». Далее состояния счётчика увеличиваются на единицу с каждым импульсом Clock, и при полном заполнении его ёмкости А счёт прекращается. Когда состояние счётчика ниже, чем А, сигнал с выхода поглощающего счётчика на управляющем входе прескалера имеет высокий уровень, а при состоянии А – низкий уровень. Следовательно, счётчик А с прямым направлением счёта (up counter) может управлять выбором коэффициентов Р и Р+1 в прескалере точно так же, как и счётчик с обратным направлением счёта (down counter), как это было описано выше.

Но вернёмся далее к варианту с поглощающим счётчиком с обратным направлением счёта. В начале цикла деления состояние поглощающего счётчика ненулевое и, следовательно, коэффициент деления прескалера равен Р+1. Прескалер продолжает деление частоты с этим коэффициентом в течении (Р+1) А периодов входных импульсов, после чего уровень на выходе поглощающего счётчика, то есть на управляющем входе прескалера, изменится с высокого на низкий, и, следовательно, коэффициент деления прескалера изменится с Р+1 на Р. А пока коэффициент деления равен Р+1, и если М ≥ А, то пройдёт А периодов тактирующих импульсов на входе поглощающего счётчика, в течение которых состояния счётчика будет меняться с начального состояния А до А-1, А-2…1, обеспечивая высокий уровень, поддерживающий значение коэффициента, равное Р+1. В течение оставшихся М-А тактов (поскольку М ≥ А) состояние счётчика нулевое, что обеспечивает низкий уровень на его выходе, который, в свою очередь, поддерживает коэффициент деления прескалера, равный Р. Таким образом, полный коэффициент N делителя частоты, представленного на рисунке 3.1, складывается из коэффициента Р+1 в течение А тактов и коэффициента Р в течение М-А тактов, то есть

N= (P+1) A+P (M-A) =PM+A

Для нормальной работы делителя необходимо выполнить условия: М ≥ А и А 

N_min=P (P-1)

С более подробным описанием такого делителя можно ознакомиться из источника [5]. В том числе и когда он работает в составе дельта-сигма модулятора. В этом случае используется многомодульный прескалер с коэффициентами Р±n, где n – целые числа, включая 0, в соответствии с треугольником Паскаля.

Литература

1. Bos M.A. Freqvency divider having a first decade with an adjustable counting length that is repeatable during each divider cycle. United States Patent N 3 456 200 Jule 15, 1969 Int Cl H03k 21/32.

2. Nicols J., Shinn C., Pulse Swallowing, – EDN, October 1, 1970 pp 39—42.

3. В. Манассевич, Синтезаторы частот (теория и проектирование), Пер. с англ. под ред. А. С. Галина, М., Связь, 1979, с. 262—265.

4. F. Gardner, Phaselock Techniques, 3 rd ed., NJ, Wiley, 2005, pp 362—364.

5. J. Rogers, C. Plett and F. Dai, Integrated Circuit Design for High-Speed Frequency Synthesis, Artech House, Boston/London, 2007, pp 175—180.

6. Шахтарин Б. И. и др. (всего 6 авторов), Синтезаторы частот, Учебное пособие, М., Горячая линия – Телеком, 2007, с.115—117.

Приложение 4

Способы расширения полосы захвата системы ФАПЧ