Справочное пособие по цифровой электронике

2) если А1 и В подключены к логической 1, одновибратор запускается отрицательным фронтом сигнала на входе А2;

3) когда А2 и В подключены к логической 1, запуск осуществляется отрицательным фронтом сигнала на входе A1.

В отличие от других микросхем одновибратор 74121 не допускает повторного запуска (перезапуска) при формировании им выходного импульса. Иными словами, после начала формирования выходного импульса последующие сигналы запуска не распознаются. Более того, в обычных условиях одновибратор до следующего запуска требует интервала восстановления, равного длительности выходного импульса.

3.2. Расширители импульсов

Типичное применение одновибратора связано с расширением очень короткого импульса. Микросхема 74121 идеально подходит для реализации этой функции; ее можно запустить очень коротким импульсом, на который она реагирует формированием выходного импульса фиксированной длительности. Единственное условие надежного запуска состоит в том, чтобы длительность входного импульса превышала 50 нс. Номинал времязадающего резистора должен находиться в диапазоне от 1,5 до 47 кОм. Минимальная емкость внешнего конденсатора составляет 10 пкФ, а максимальная ограничивается только его током утечки. При необходимости можно использовать конденсатор емкостью в сотни микрофарад. Следовательно, одновибратор обеспечивает значительно больший диапазон длительностей выходных импульсов, чем рассмотренные выше простые схемы с инверторами. Длительность выходного импульса микросхемы 74121 в зависимости от R и С можно определить по номограмме (рис. 3.7.)

Рис. 3.7.Номограмма для расчета длительности импульса в микросхеме 74121. При С = 0,01 мкФ и R = 15 кОм длительность импульса составляет 100 мкс.

3.3. RS-триггеры

Рано или поздно у вас возникает потребность в устройстве, которое может хранить логическое состояние (0 или 1) неопределенно долго, но, разумеется, пока есть питание. Такие устройства образуют элементарную разновидность памяти, а поскольку их выход может находиться в одном из двух устойчивых состояний, их называют бистабильными схемами или триггерами.

Простейший триггер реализуется на двух элементах НЕ-И или НЕ-ИЛИ (рис. 3.8).

Рис. 3.8.Типы RS-триггеров:

а — на элементах НЕ-И; б — на элементах НЕ-ИЛИ

Он имеет два входа установки и сброса и два дополняющих выхода Q и Q¯. Сигнал логической 1 на входе установки заставляет выход Q перейти (или остаться) в состоянии логической 1, а сигнал логической 1 на входе сброса заставляет выход Q перейти (или остаться) в состояние логического 0. В любом случае триггер останется в установленном или сброшенном состоянии до тех пор, пока входной сигнал не изменит это его состояние.

У простейших триггеров, выполненных на элементах НЕ-И или НЕ-ИЛИ, имеется существенный недостаток, который виден из таблицы истинности (табл. 3.1).

Невозможно предсказать выходное состояние, которое останется после подачи логической 1 на оба входа одновременно. Следовательно, необходимы специальные меры, чтобы предотвратить такую запрещенную входную комбинацию.

На практике триггеры на элементах НЕ-И и НЕ-ИЛИ встречаются редко, так как существует множество более универсальных микросхем триггеров, поведение которых полностью предсказуемо. Обозначения трех наиболее распространенных триггеров RS-, D- и JK-типов показаны на рис. 3.9.

Рис. 3.9.Условные обозначения RS-, D- и JK-триггеров.

D-триггер имеет два основных входа: D (от Delay — задержка или Data — данные) и CLOCK (синхронизация). Входные данные (логический 0 или логическая 1) подаются в триггер так, что его выходное состояние изменяется только в те моменты, когда меняется состояние сигнала синхронизации. Такая работа называется синхронизируемой. Предусматриваются также вспомогательные входы (обычно с активным низким уровнем), предназначенные для прямой установки или сброса триггера. Эти входы называются (пред) установкой PR и очисткой (сбросом) CLR.

Типичное использование D-триггера как однобитной защелки данных показано на рис. 3.10. Работа схемы наглядно поясняется временной диаграммой на рис. 3.11.

Рис. 3.10. D-триггер как защелка данных.

Рис. 3.11. Временная диаграмма работы D-триггера.

Как видно из диаграммы, состояние входа D передается на выход Q по нарастающему фронту сигнала синхронизации. Спадающий фронт сигнала синхронизации не оказывает воздействия на выход Q. Отметим, что обычные D-триггеры, например 7474, 74174 и 74175, синхронизируются нарастающим фронтом CLOCK, а JK-триггеры — спадающим фронтом.

3.4. JK-триггеры