Справочное пособие по цифровой электронике

JK-триггер имеет два синхронизируемых входа J и K, два прямых входа PR и CLR, вход синхронизации, а два выхода являются дополняющими, т. е. когда один из них представляет 1, другой представляет 0, и наоборот. Входы PR и CLR активны при низком уровне, т. е. сигнал логического 0 на входе PR переводит выход Q в состояние логической 1, а сигнал логического 0 на входе CLR — в состояние логического 0. Таблица истинности JK-триггера приведена в табл. 3.2.

Действия сигналов (пред) установки PR и очистки (сброса) CLR приведены в табл. 3.3

3.5. Двоичные счетчики/делители

На рис. 3.12 представлен типичный четырехразрядный двоичный счетчик-делитель на JK-триггерах. Каждый из триггеров делит частоту пополам, поэтому, как видно из временной диаграммы на рис. 3.13, частота выходного сигнала равна 1/16 частоты входного сигнала.

Рис. 3.12.Четырехразрядный счетчик на JK-триггерах.

Рис. 3.13.Временная диаграмма работы счетчика, показанного на рис. 3.12.

Поиск неисправностей в таком делителе обычно сводится к просмотру выходных сигналов Q каждого разряда с помощью логического пробника или осциллографа. Подозрительным оказывается разряд, в котором действует правильно синхронизируемый входной сигнал, а выходвое состояние не изменяется. В триггере этого разряда нужно проверить логическое состояние входов J, K, PR и CLR. Чтобы триггер осуществлял счет, на всех этих входах должен быть высокий уровень (логическая 1).

3.6. Регистры сдвига

На рис. 3.14 показан четырехразрядный регистр сдвига, построенный на JK-триггерах. Данные сдвигаются из отдельного разряда в соседний справа разряд по каждому спадающему фронту синхронизации. За четыре полных такта синхронизация логическая 1 со входа первого разряда передается на выход Q последнего разряда.

Рис. 3.14.Четырехразрядный регистр сдвига на JK.

Временная диаграмма работы регистра сдвига представлена на рис. 3.15. При ее построении предполагалось, что первоначально регистр сброшен, а логическое состояние на входе не изменяется в течение четырех тактов синхронизации.

Рис. 3.15.Временная диаграмма работы регистра сдвига, показанного на рис. 3.14 (предполагается, что на входе данных действует сигнал логической 1).

Поиск неисправностей в регистре сдвига оказывается не таким простым, как в двоичном счетчике. Обычно проверяют, что в каждом разряде имеется синхронизация, и прослеживают выходы Q каждого разряда. К сожалению, такая проверка может дать обескураживающий результат, если вход данных не изменяется. Поэтому иногда приходится отсоединять входную цепь и проверять эффект загрузки во все разряды логического 0 (вход J первого триггера подсоединяется к земле) и логической 1 (вход J первого триггера через резистор 1 кОм подсоединяется к питанию +5 В).

3.7. Логические пульсаторы

Производить физические отсоединения в схеме для изменения логического состояния конкретного узла и неудобно, и долго. Конечно же, должен существовать более практичный способ моментального изменения состояния узла без вмешательства паяльником и риска повреждения элементов на печатной плате. Для этого требуется логический пульсатор.

Логический пульсатор — это простой прибор, предназначенный для введения в проверяемую схему короткого импульса (самодельный логический пульсатор описан в приложении 2). Длительность импульса устанавливается небольшой для того, чтобы не повредить ни проверяемую схему, ни сам пульсатор, а полярность импульса изменяется с помощью специального переключателя. Импульс генерируется при нажатии соответствующей кнопки, вмонтированной в корпус прибора. Нормально зонд пульсатора должен иметь высокое сопротивление, чтобы не влиять на логическое состояние узла.

Питание пульсатора, как и логического пробника, обычно берется от проверяемой схемы с помощью пары скрученных проводов, оканчивающихся зажимами типа «крокодил». Зажимы удобно подключать к выводам электролитических развязывающих конденсаторов или к выходным выводам стабилизатора.

Для иллюстрации приемов работы с логическим пульсатором обратимся к схеме двухфазного генератора синхронизации с делителем, показанной на рис. 3.16.

Рис. 3.16.Двухфазный делитель частоты синхронизации для микропроцессора. Логический пульсатор подключается в точке A, а логическим пробником касаются точки В.

Делитель выполнен на ТТЛ-микросхеме, представляющей собой сдвоенный JK-триггер (см. ее внутреннее устройство на рис. 3.17).

Рис. 3.17.Внутреннее устройство JК-триггера.

Отметим, что в этой микросхеме питание подается на нестандартные контакты.